Modules/Storage/ATA/io.c

   1 /*
   2  * Acess2 IDE Harddisk Driver
   3  * - io.c
   4  *
   5  * Disk Input/Output control
   6  */
   7 #define DEBUG   0
   8 #include <acess.h>
   9 #include <modules.h>    // Needed for error codes
  10 #include <drv_pci.h>
  11 #include "common.h"
  12
  13 // === MACROS ===
  14 #define IO_DELAY()      do{inb(0x80); inb(0x80); inb(0x80); inb(0x80);}while(0)
  15
  16 // === Constants ===
  17 #define IDE_PRI_BASE    0x1F0
  18 #define IDE_PRI_CTRL    0x3F6
  19 #define IDE_SEC_BASE    0x170
  20 #define IDE_SEC_CTRL    0x376
  21
  22 #define IDE_PRDT_LAST   0x8000
  23 /**
  24  \enum HddControls
  25  \brief Commands to be sent to HDD_CMD
  26 */
  27 enum HddControls {
  28         HDD_PIO_R28 = 0x20,
  29         HDD_PIO_R48 = 0x24,
  30         HDD_DMA_R48 = 0x25,
  31         HDD_PIO_W28 = 0x30,
  32         HDD_PIO_W48 = 0x34,
  33         HDD_DMA_W48 = 0x35,
  34         HDD_DMA_R28 = 0xC8,
  35         HDD_DMA_W28 = 0xCA,
  36         HDD_IDENTIFY = 0xEC
  37 };
  38
  39 // === TYPES ===
  40 /**
  41  * \brief PRDT Entry
  42  */
  43 typedef struct
  44 {
  45         Uint32  PBufAddr;       // Physical Buffer Address
  46         Uint16  Bytes;  // Size of transfer entry
  47         Uint16  Flags;  // Flags
  48 } __attribute__ ((packed))      tPRDT_Ent;
  49
  50 /**
  51  * \brief Structure returned by the ATA IDENTIFY command
  52  */
  53 typedef struct
  54 {
  55         Uint16  Flags;          // 1
  56         Uint16  Usused1[9];     // 10
  57         char    SerialNum[20];  // 20
  58         Uint16  Usused2[3];     // 23
  59         char    FirmwareVer[8]; // 27
  60         char    ModelNumber[40];        // 47
  61         Uint16  SectPerInt;     // 48 - Low byte only
  62         Uint16  Unused3;        // 49
  63         Uint16  Capabilities[2];        // 51
  64         Uint16  Unused4[2];     // 53
  65         Uint16  ValidExtData;   // 54
  66         Uint16  Unused5[5];      // 59
  67         Uint16  SizeOfRWMultiple;       // 60
  68         Uint32  Sectors28;      // LBA 28 Sector Count
  69         Uint16  Unused6[100-62];
  70         Uint64  Sectors48;      // LBA 48 Sector Count
  71         Uint16  Unused7[256-104];
  72 } __attribute__ ((packed))      tIdentify;
  73
  74 // === PROTOTYPES ===
  75  int    ATA_SetupIO(void);
  76 Uint64  ATA_GetDiskSize(int Disk);
  77 Uint16  ATA_GetBasePort(int Disk);
  78 // Read/Write DMA
  79  int    ATA_ReadDMA(Uint8 Disk, Uint64 Address, Uint Count, void *Buffer);
  80  int    ATA_WriteDMA(Uint8 Disk, Uint64 Address, Uint Count, const void *Buffer);
  81 // IRQs
  82 void    ATA_IRQHandlerPri(int UNUSED(IRQ), void *UNUSED(Ptr));
  83 void    ATA_IRQHandlerSec(int UNUSED(IRQ), void *UNUSED(Ptr));
  84 // Controller IO
  85 Uint8   ATA_int_BusMasterReadByte(int Ofs);
  86 Uint32  ATA_int_BusMasterReadDWord(int Ofs);
  87 void    ATA_int_BusMasterWriteByte(int Ofs, Uint8 Value);
  88 void    ATA_int_BusMasterWriteDWord(int Ofs, Uint32 Value);
  89
  90 // === GLOBALS ===
  91 // - BusMaster IO Addresses
  92 Uint32  gATA_BusMasterBase;     //!< True Address (IO/MMIO)
  93 Uint8   *gATA_BusMasterBasePtr; //!< Paging Mapped MMIO (If needed)
  94 // - IRQs
  95  int    gATA_IRQPri = 14;
  96  int    gATA_IRQSec = 15;
  97 volatile int    gaATA_IRQs[2] = {0};
  98 // - Locks to avoid tripping
  99 tMutex  glaATA_ControllerLock[2];
 100 // - Buffers!
 101 Uint8   gATA_Buffers[2][(MAX_DMA_SECTORS+0xFFF)&~0xFFF] __attribute__ ((section(".padata")));
 102 // - PRDTs
 103 tPRDT_Ent       gATA_PRDTs[2] = {
 104         {0, 512, IDE_PRDT_LAST},
 105         {0, 512, IDE_PRDT_LAST}
 106 };
 107 tPAddr  gaATA_PRDT_PAddrs[2];
 108
 109 // === CODE ===
 110 /**
 111  * \brief Sets up the ATA controller's DMA mode
 112  */
 113 int ATA_SetupIO(void)
 114 {
 115          int    ent;
 116
 117         ENTER("");
 118
 119         // Get IDE Controller's PCI Entry
 120         ent = PCI_GetDeviceByClass(0x0101, 0xFFFF, -1);
 121         LOG("ent = %i", ent);
 122         gATA_BusMasterBase = PCI_GetBAR(ent, 4);
 123         if( gATA_BusMasterBase == 0 ) {
 124                 Log_Warning("ATA", "It seems that there is no Bus Master Controller on this machine. Get one");
 125                 // TODO: Use PIO mode instead
 126                 LEAVE('i', MODULE_ERR_NOTNEEDED);
 127                 return MODULE_ERR_NOTNEEDED;
 128         }
 129
 130         LOG("BAR5 = 0x%x", PCI_GetBAR(ent, 5));
 131         LOG("IRQ = %i", PCI_GetIRQ(ent));
 132
 133         // Map memory
 134         if( !(gATA_BusMasterBase & 1) )
 135         {
 136                 if( gATA_BusMasterBase < 0x100000 )
 137                         gATA_BusMasterBasePtr = (void*)(KERNEL_BASE | (tVAddr)gATA_BusMasterBase);
 138                 else
 139                         gATA_BusMasterBasePtr = (void*)( MM_MapHWPages( gATA_BusMasterBase, 1 ) + (gATA_BusMasterBase&0xFFF) );
 140                 LOG("gATA_BusMasterBasePtr = %p", gATA_BusMasterBasePtr);
 141         }
 142         else {
 143                 // Bit 0 is left set as a flag to other functions
 144                 LOG("gATA_BusMasterBase = IO 0x%x", gATA_BusMasterBase & ~1);
 145         }
 146
 147         // Register IRQs and get Buffers
 148         IRQ_AddHandler( gATA_IRQPri, ATA_IRQHandlerPri, NULL );
 149         IRQ_AddHandler( gATA_IRQSec, ATA_IRQHandlerSec, NULL );
 150
 151         gATA_PRDTs[0].PBufAddr = MM_GetPhysAddr( (tVAddr)&gATA_Buffers[0] );
 152         gATA_PRDTs[1].PBufAddr = MM_GetPhysAddr( (tVAddr)&gATA_Buffers[1] );
 153
 154         LOG("gATA_PRDTs = {PBufAddr: 0x%x, PBufAddr: 0x%x}", gATA_PRDTs[0].PBufAddr, gATA_PRDTs[1].PBufAddr);
 155
 156         gaATA_PRDT_PAddrs[0] = MM_GetPhysAddr( (tVAddr)&gATA_PRDTs[0] );
 157         LOG("gaATA_PRDT_PAddrs[0] = 0x%x", gaATA_PRDT_PAddrs[0]);
 158         ATA_int_BusMasterWriteDWord(4, gaATA_PRDT_PAddrs[0]);
 159
 160         gaATA_PRDT_PAddrs[1] = MM_GetPhysAddr( (tVAddr)&gATA_PRDTs[1] );
 161         LOG("gaATA_PRDT_PAddrs[1] = 0x%x", gaATA_PRDT_PAddrs[1]);
 162         ATA_int_BusMasterWriteDWord(12, gaATA_PRDT_PAddrs[1]);
 163
 164         // Enable controllers
 165         outb(IDE_PRI_BASE+1, 1);
 166         outb(IDE_SEC_BASE+1, 1);
 167         outb(IDE_PRI_CTRL, 0);
 168         outb(IDE_SEC_CTRL, 0);
 169
 170         // Make sure interrupts are ACKed
 171         ATA_int_BusMasterWriteByte(2, 0x4);
 172         ATA_int_BusMasterWriteByte(10, 0x4);
 173
 174         // return
 175         LEAVE('i', MODULE_ERR_OK);
 176         return MODULE_ERR_OK;
 177 }
 178
 179 /**
 180  * \brief Get the size (in sectors) of a disk
 181  * \param Disk  Disk to get size of
 182  * \return Number of sectors reported
 183  *
 184  * Does an ATA IDENTIFY
 185  */
 186 Uint64 ATA_GetDiskSize(int Disk)
 187 {
 188         union {
 189                 Uint16  buf[256];
 190                 tIdentify       identify;
 191         }       data;
 192         Uint16  base;
 193         Uint8   val;
 194          int    i;
 195         ENTER("iDisk", Disk);
 196
 197         base = ATA_GetBasePort( Disk );
 198
 199         // Send Disk Selector
 200         if(Disk & 1)    // Slave
 201                 outb(base+6, 0xB0);
 202         else    // Master
 203                 outb(base+6, 0xA0);
 204         IO_DELAY();
 205
 206         // Check for a floating bus
 207         if( 0xFF == inb(base+7) ) {
 208                 LOG("Floating bus");
 209                 LEAVE('i', 0);
 210                 return 0;
 211         }
 212
 213         // Check for the controller
 214         // - Write to two RW ports and attempt to read back
 215         outb(base+0x02, 0x66);
 216         outb(base+0x03, 0xFF);
 217         if(inb(base+0x02) != 0x66 || inb(base+0x03) != 0xFF) {
 218                 LOG("No controller");
 219                 LEAVE('i', 0);
 220                 return 0;
 221         }
 222
 223         // Send ATA IDENTIFY
 224         outb(base+7, HDD_IDENTIFY);
 225         IO_DELAY();
 226         val = inb(base+7);      // Read status
 227         LOG("val = 0x%02x", val);
 228         if(val == 0) {
 229                 LEAVE('i', 0);
 230                 return 0;       // Disk does not exist
 231         }
 232
 233         // Poll until BSY clears or ERR is set
 234         // TODO: Timeout?
 235         while( (val & 0x80) && !(val & 1) )
 236                 val = inb(base+7);
 237         LOG("BSY unset (0x%x)", val);
 238         // and, wait for DRQ to set
 239         while( !(val & 0x08) && !(val & 1))
 240                 val = inb(base+7);
 241         LOG("DRQ set (0x%x)", val);
 242
 243         // Check for an error
 244         if(val & 1) {
 245                 LEAVE('i', 0);
 246                 return 0;       // Error occured, so return false
 247         }
 248
 249         // Read Data
 250         for( i = 0; i < 256; i++ )
 251                 data.buf[i] = inw(base);
 252
 253         // Return the disk size
 254         if(data.identify.Sectors48 != 0) {
 255                 LEAVE('X', data.identify.Sectors48);
 256                 return data.identify.Sectors48;
 257         }
 258         else {
 259                 LEAVE('x', data.identify.Sectors28);
 260                 return data.identify.Sectors28;
 261         }
 262 }
 263
 264 /**
 265  * \fn Uint16 ATA_GetPortBase(int Disk)
 266  * \brief Returns the base port for a given disk
 267  */
 268 Uint16 ATA_GetBasePort(int Disk)
 269 {
 270         switch(Disk)
 271         {
 272         case 0: case 1:         return IDE_PRI_BASE;
 273         case 2: case 3:         return IDE_SEC_BASE;
 274         }
 275         return 0;
 276 }
 277
 278 /**
 279  * \fn int ATA_ReadDMA(Uint8 Disk, Uint64 Address, Uint Count, void *Buffer)
 280  * \return Boolean Failure
 281  */
 282 int ATA_ReadDMA(Uint8 Disk, Uint64 Address, Uint Count, void *Buffer)
 283 {
 284          int    cont = (Disk>>1)&1;     // Controller ID
 285          int    disk = Disk & 1;
 286         Uint16  base;
 287         Sint64  timeoutTime;
 288         Uint8   val;
 289
 290         ENTER("iDisk XAddress iCount pBuffer", Disk, Address, Count, Buffer);
 291
 292         // Check if the count is small enough
 293         if(Count > MAX_DMA_SECTORS) {
 294                 Log_Warning("ATA", "Passed too many sectors for a bulk DMA read (%i > %i)",
 295                         Count, MAX_DMA_SECTORS);
 296                 LEAVE('i');
 297                 return 1;
 298         }
 299
 300         // Hack to make debug hexdump noticable
 301         #if 1
 302         memset(Buffer, 0xFF, Count*SECTOR_SIZE);
 303         #endif
 304
 305         // Get exclusive access to the disk controller
 306         Mutex_Acquire( &glaATA_ControllerLock[ cont ] );
 307
 308         // Set Size
 309         gATA_PRDTs[ cont ].Bytes = Count * SECTOR_SIZE;
 310
 311         // Get Port Base
 312         base = ATA_GetBasePort(Disk);
 313
 314         // Reset IRQ Flag
 315         gaATA_IRQs[cont] = 0;
 316
 317         #if 1
 318         if( cont == 0 ) {
 319                 outb(IDE_PRI_CTRL, 4);
 320                 IO_DELAY();
 321                 outb(IDE_PRI_CTRL, 0);
 322         }
 323         else {
 324                 outb(IDE_SEC_CTRL, 4);
 325                 IO_DELAY();
 326                 outb(IDE_SEC_CTRL, 0);
 327         }
 328         #endif
 329
 330         // Set up transfer
 331         if( Address > 0x0FFFFFFF )      // Use LBA48
 332         {
 333                 outb(base+0x6, 0x40 | (disk << 4));
 334                 IO_DELAY();
 335                 outb(base+0x2, 0 >> 8); // Upper Sector Count
 336                 outb(base+0x3, Address >> 24);  // Low 2 Addr
 337                 outb(base+0x4, Address >> 28);  // Mid 2 Addr
 338                 outb(base+0x5, Address >> 32);  // High 2 Addr
 339         }
 340         else
 341         {
 342                 // Magic, Disk, High Address nibble
 343                 outb(base+0x06, 0xE0 | (disk << 4) | ((Address >> 24) & 0x0F));
 344                 //outb(base+0x06, 0xA0 | (disk << 4) | ((Address >> 24) & 0x0F));
 345                 IO_DELAY();
 346         }
 347
 348         //outb(base+0x01, 0x01);        //?
 349         outb(base+0x02, Count & 0xFF);          // Sector Count
 350         outb(base+0x03, Address & 0xFF);                // Low Addr
 351         outb(base+0x04, (Address >> 8) & 0xFF); // Middle Addr
 352         outb(base+0x05, (Address >> 16) & 0xFF);        // High Addr
 353
 354         LOG("Starting Transfer");
 355
 356         // HACK: Ensure the PRDT is reset
 357         ATA_int_BusMasterWriteDWord(cont*8+4, gaATA_PRDT_PAddrs[cont]);
 358         ATA_int_BusMasterWriteByte(cont*8, 4);  // Reset IRQ
 359
 360         LOG("gATA_PRDTs[%i].Bytes = %i", cont, gATA_PRDTs[cont].Bytes);
 361         if( Address > 0x0FFFFFFF )
 362                 outb(base+0x07, HDD_DMA_R48);   // Read Command (LBA48)
 363         else
 364                 outb(base+0x07, HDD_DMA_R28);   // Read Command (LBA28)
 365
 366         // Start transfer
 367         ATA_int_BusMasterWriteByte( cont * 8, 9 );      // Read and start
 368
 369         // Wait for transfer to complete
 370         timeoutTime = now() + ATA_TIMEOUT;
 371         while( gaATA_IRQs[cont] == 0 && now() < timeoutTime)
 372         {
 373                 HALT();
 374         }
 375
 376         // Complete Transfer
 377         ATA_int_BusMasterWriteByte( cont * 8, 8 );      // Read and stop
 378
 379         val = inb(base+0x7);
 380         LOG("Status byte = 0x%02x, Controller Status = 0x%02x",
 381                 val, ATA_int_BusMasterReadByte(cont * 8 + 2));
 382
 383         if( gaATA_IRQs[cont] == 0 )
 384         {
 385                 if( ATA_int_BusMasterReadByte(cont * 8 + 2) & 0x4 ) {
 386                         Log_Error("ATA", "BM Status reports an interrupt, but none recieved");
 387                         ATA_int_BusMasterWriteByte(cont*8 + 2, 4);      // Clear interrupt
 388                         memcpy( Buffer, gATA_Buffers[cont], Count*SECTOR_SIZE );
 389                         Mutex_Release( &glaATA_ControllerLock[ cont ] );
 390                         LEAVE('i', 0);
 391                         return 0;
 392                 }
 393
 394                 #if 1
 395                 Debug_HexDump("ATA", Buffer, 512);
 396                 #endif
 397
 398                 // Release controller lock
 399                 Mutex_Release( &glaATA_ControllerLock[ cont ] );
 400                 Log_Warning("ATA",
 401                         "Read timeout on disk %i (Reading sector 0x%llx)",
 402                         Disk, Address);
 403                 // Return error
 404                 LEAVE('i', 1);
 405                 return 1;
 406         }
 407         else {
 408                 LOG("Transfer Completed & Acknowledged");
 409                 // Copy to destination buffer
 410                 memcpy( Buffer, gATA_Buffers[cont], Count*SECTOR_SIZE );
 411                 // Release controller lock
 412                 Mutex_Release( &glaATA_ControllerLock[ cont ] );
 413
 414                 LEAVE('i', 0);
 415                 return 0;
 416         }
 417 }
 418
 419 /**
 420  * \fn int ATA_WriteDMA(Uint8 Disk, Uint64 Address, Uint Count, void *Buffer)
 421  * \brief Write up to \a MAX_DMA_SECTORS to a disk
 422  * \param Disk  Disk ID to write to
 423  * \param Address       LBA of first sector
 424  * \param Count Number of sectors to write (must be >= \a MAX_DMA_SECTORS)
 425  * \param Buffer        Source buffer for data
 426  * \return Boolean Failure
 427  */
 428 int ATA_WriteDMA(Uint8 Disk, Uint64 Address, Uint Count, const void *Buffer)
 429 {
 430          int    cont = (Disk>>1)&1;     // Controller ID
 431          int    disk = Disk & 1;
 432         Uint16  base;
 433         Sint64  timeoutTime;
 434
 435         // Check if the count is small enough
 436         if(Count > MAX_DMA_SECTORS)     return 1;
 437
 438         // Get exclusive access to the disk controller
 439         Mutex_Acquire( &glaATA_ControllerLock[ cont ] );
 440
 441         // Set Size
 442         gATA_PRDTs[ cont ].Bytes = Count * SECTOR_SIZE;
 443
 444         // Get Port Base
 445         base = ATA_GetBasePort(Disk);
 446
 447         // Reset IRQ Flag
 448         gaATA_IRQs[cont] = 0;
 449
 450         // Set up transfer
 451         outb(base+0x01, 0x00);
 452         if( Address > 0x0FFFFFFF )      // Use LBA48
 453         {
 454                 outb(base+0x6, 0x40 | (disk << 4));
 455                 outb(base+0x2, 0 >> 8); // Upper Sector Count
 456                 outb(base+0x3, Address >> 24);  // Low 2 Addr
 457                 outb(base+0x3, Address >> 28);  // Mid 2 Addr
 458                 outb(base+0x3, Address >> 32);  // High 2 Addr
 459         }
 460         else
 461         {
 462                 // Magic, Disk, High Address nibble
 463                 outb(base+0x06, 0xE0 | (disk << 4) | ((Address >> 24) & 0x0F));
 464         }
 465
 466         outb(base+0x02, (Uint8) Count);         // Sector Count
 467         outb(base+0x03, (Uint8) Address);               // Low Addr
 468         outb(base+0x04, (Uint8) (Address >> 8));        // Middle Addr
 469         outb(base+0x05, (Uint8) (Address >> 16));       // High Addr
 470         if( Address > 0x0FFFFFFF )
 471                 outb(base+0x07, HDD_DMA_W48);   // Write Command (LBA48)
 472         else
 473                 outb(base+0x07, HDD_DMA_W28);   // Write Command (LBA28)
 474
 475         // Copy to output buffer
 476         memcpy( gATA_Buffers[cont], Buffer, Count*SECTOR_SIZE );
 477
 478         // Start transfer
 479         ATA_int_BusMasterWriteByte( cont << 3, 1 );     // Write and start
 480
 481         // Wait for transfer to complete
 482         timeoutTime = now() + ATA_TIMEOUT;
 483         while( gaATA_IRQs[cont] == 0 && now() < timeoutTime)
 484         {
 485                 HALT();
 486         }
 487
 488         // Complete Transfer
 489         ATA_int_BusMasterWriteByte( cont << 3, 0 );     // Write and stop
 490
 491         // If the IRQ is unset, return error
 492         if( gaATA_IRQs[cont] == 0 ) {
 493                 // Release controller lock
 494                 Mutex_Release( &glaATA_ControllerLock[ cont ] );
 495                 return 1;       // Error
 496         }
 497         else {
 498                 Mutex_Release( &glaATA_ControllerLock[ cont ] );
 499                 return 0;
 500         }
 501 }
 502
 503 /**
 504  * \brief Primary ATA Channel IRQ handler
 505  */
 506 void ATA_IRQHandlerPri(int UNUSED(IRQ), void *UNUSED(Ptr))
 507 {
 508         Uint8   val;
 509
 510         // IRQ bit set for Primary Controller
 511         val = ATA_int_BusMasterReadByte( 0x2 );
 512         LOG("IRQ val = 0x%x", val);
 513         if(val & 4) {
 514                 LOG("IRQ hit (val = 0x%x)", val);
 515                 ATA_int_BusMasterWriteByte( 0x2, 4 );
 516                 gaATA_IRQs[0] = 1;
 517                 return ;
 518         }
 519 }
 520
 521 /**
 522  * \brief Second ATA Channel IRQ handler
 523  */
 524 void ATA_IRQHandlerSec(int UNUSED(IRQ), void *UNUSED(Ptr))
 525 {
 526         Uint8   val;
 527         // IRQ bit set for Secondary Controller
 528         val = ATA_int_BusMasterReadByte( 0xA );
 529         LOG("IRQ val = 0x%x", val);
 530         if(val & 4) {
 531                 LOG("IRQ hit (val = 0x%x)", val);
 532                 ATA_int_BusMasterWriteByte( 0xA, 4 );
 533                 gaATA_IRQs[1] = 1;
 534                 return ;
 535         }
 536 }
 537
 538 /**
 539  * \brief Read an 8-bit value from a Bus Master register
 540  * \param Ofs   Register offset
 541  */
 542 Uint8 ATA_int_BusMasterReadByte(int Ofs)
 543 {
 544         if( gATA_BusMasterBase & 1 )
 545                 return inb( (gATA_BusMasterBase & ~1) + Ofs );
 546         else
 547                 return *(Uint8*)(gATA_BusMasterBasePtr + Ofs);
 548 }
 549
 550 /**
 551  * \brief Read an 32-bit value from a Bus Master register
 552  * \param Ofs   Register offset
 553  */
 554 Uint32 ATA_int_BusMasterReadDWord(int Ofs)
 555 {
 556         if( gATA_BusMasterBase & 1 )
 557                 return ind( (gATA_BusMasterBase & ~1) + Ofs );
 558         else
 559                 return *(Uint32*)(gATA_BusMasterBasePtr + Ofs);
 560 }
 561
 562 /**
 563  * \brief Writes a byte to a Bus Master Register
 564  * \param Ofs   Register Offset
 565  * \param Value Value to write
 566  */
 567 void ATA_int_BusMasterWriteByte(int Ofs, Uint8 Value)
 568 {
 569         if( gATA_BusMasterBase & 1 )
 570                 outb( (gATA_BusMasterBase & ~1) + Ofs, Value );
 571         else
 572                 *(Uint8*)(gATA_BusMasterBasePtr + Ofs) = Value;
 573 }
 574
 575 /**
 576  * \brief Writes a 32-bit value to a Bus Master Register
 577  * \param Ofs   Register offset
 578  * \param Value Value to write
 579  */
 580 void ATA_int_BusMasterWriteDWord(int Ofs, Uint32 Value)
 581 {
 582         if( gATA_BusMasterBase & 1 )
 583                 outd( (gATA_BusMasterBase & ~1) + Ofs, Value );
 584         else
 585                 *(Uint32*)(gATA_BusMasterBasePtr + Ofs) = Value;
 586 }