UDI/drivers/net_ne2000/ne2000_pio.h

   1 #define PIO_op_RI(op, reg, sz, val)     {UDI_PIO_##op+UDI_PIO_DIRECT+UDI_PIO_##reg, UDI_PIO_##sz##BYTE, val}
   2 #define PIO_MOV_RI1(reg, val)   PIO_op_RI(LOAD_IMM, reg, 2, val)
   3 #define PIO_OUT_RI1(reg, ofs)   PIO_op_RI(OUT, reg, 1, ofs)
   4 #define PIO_IN_RI1(reg, ofs)    PIO_op_RI(IN, reg, 1, ofs)
   5
   6 //
   7 // Ne2000 reset operation (reads MAC address too)
   8 //
   9 udi_pio_trans_t ne2k_pio_reset[] = {
  10         // - Reset card
  11         PIO_IN_RI1(R0, NE2K_REG_RESET),
  12         PIO_OUT_RI1(R0, NE2K_REG_RESET),
  13         // While ISR bit 7 is unset, spin
  14         {UDI_PIO_LABEL, 0, 1},
  15                 PIO_IN_RI1(R0, NE2K_REG_ISR),
  16                 {UDI_PIO_AND_IMM+UDI_PIO_R0, UDI_PIO_1BYTE, 0x80},
  17         {UDI_PIO_CSKIP+UDI_PIO_R0, UDI_PIO_1BYTE, UDI_PIO_NZ},
  18         {UDI_PIO_BRANCH, 0, 1},
  19         // ISR = 0x80 [Clear reset]
  20         PIO_OUT_RI1(R0, NE2K_REG_ISR),
  21         // - Init pass 1
  22         // CMD = 0x40|0x21 [Page1, NoDMA, Stop]
  23         PIO_MOV_RI1(R0, 0x40|0x21),
  24         PIO_OUT_RI1(R0, NE2K_REG_CMD),
  25         // CURR = First RX page
  26         PIO_MOV_RI1(R0, NE2K_RX_FIRST_PG),
  27         PIO_OUT_RI1(R0, NE2K_REG_CURR),
  28         // CMD = 0x21 [Page0, NoDMA, Stop]
  29         PIO_MOV_RI1(R0, 0x21),
  30         PIO_OUT_RI1(R0, NE2K_REG_CMD),
  31         // DCR = ? [WORD, ...]
  32         PIO_MOV_RI1(R0, 0x49),
  33         PIO_OUT_RI1(R0, NE2K_REG_DCR),
  34         // IMR = 0 [Disable all]
  35         PIO_MOV_RI1(R0, 0x00),
  36         PIO_OUT_RI1(R0, NE2K_REG_IMR),
  37         // ISR = 0xFF [ACK all]
  38         PIO_MOV_RI1(R0, 0xFF),
  39         PIO_OUT_RI1(R0, NE2K_REG_ISR),
  40         // RCR = 0x20 [Monitor]
  41         PIO_MOV_RI1(R0, 0x20),
  42         PIO_OUT_RI1(R0, NE2K_REG_RCR),
  43         // TCR = 0x02 [TX Off, Loopback]
  44         PIO_MOV_RI1(R0, 0x02),
  45         PIO_OUT_RI1(R0, NE2K_REG_TCR),
  46         // - Read MAC address from EEPROM (24 bytes from 0)
  47         PIO_MOV_RI1(R0, 0),
  48         PIO_MOV_RI1(R1, 0),
  49         PIO_OUT_RI1(R0, NE2K_REG_RSAR0),
  50         PIO_OUT_RI1(R1, NE2K_REG_RSAR1),
  51         PIO_MOV_RI1(R0, 6*4),
  52         PIO_MOV_RI1(R1, 0),
  53         PIO_OUT_RI1(R0, NE2K_REG_RBCR0),
  54         PIO_OUT_RI1(R1, NE2K_REG_RBCR1),
  55         // CMD = 0x0A [Start remote DMA]
  56         PIO_MOV_RI1(R0, 0x0A),
  57         PIO_OUT_RI1(R0, NE2K_REG_CMD),
  58         // Read MAC address
  59         PIO_MOV_RI1(R0, 0),     // - Buffer offset (incremented by 1 each iteration)
  60         PIO_MOV_RI1(R1, NE2K_REG_MEM),  // - Reg offset (no increment)
  61         PIO_MOV_RI1(R2, 6),     // - Six iterations
  62         {UDI_PIO_REP_IN_IND, UDI_PIO_1BYTE,
  63                 UDI_PIO_REP_ARGS(UDI_PIO_MEM, UDI_PIO_R0, 1, UDI_PIO_R1, 0, UDI_PIO_R2)},
  64         // End
  65         {UDI_PIO_END_IMM, UDI_PIO_2BYTE, 0}
  66 };
  67 //
  68 // Enable the card
  69 //
  70 udi_pio_trans_t ne2k_pio_enable[] = {
  71         // - Setup
  72         // PSTART = First RX page [Receive area start]
  73         PIO_MOV_RI1(R0, NE2K_RX_FIRST_PG),
  74         PIO_OUT_RI1(R0, NE2K_REG_PSTART),
  75         // BNRY = Last RX page - 1 [???]
  76         PIO_MOV_RI1(R0, NE2K_RX_LAST_PG-1),
  77         PIO_OUT_RI1(R0, NE2K_REG_BNRY),
  78         // PSTOP = Last RX page [???]
  79         PIO_MOV_RI1(R0, NE2K_RX_LAST_PG),
  80         PIO_OUT_RI1(R0, NE2K_REG_PSTOP),
  81         // CMD = 0x22 [NoDMA, Start]
  82         PIO_MOV_RI1(R0, 0x22),
  83         PIO_OUT_RI1(R0, NE2K_REG_CMD),
  84         // RCR = 0x0F [Wrap, Promisc]
  85         PIO_MOV_RI1(R0, 0x0F),
  86         PIO_OUT_RI1(R0, NE2K_REG_RCR),
  87         // TCR = 0x00 [Normal]
  88         PIO_MOV_RI1(R0, 0x00),
  89         PIO_OUT_RI1(R0, NE2K_REG_TCR),
  90         // TPSR = 0x40 [TX Start]
  91         PIO_MOV_RI1(R0, 0x40),
  92         PIO_OUT_RI1(R0, NE2K_REG_TPSR),
  93         // End
  94         {UDI_PIO_END_IMM, UDI_PIO_2BYTE, 0}
  95 };
  96 //
  97 // Read a packet
  98 // - Expects an output buffer
  99 //
 100 udi_pio_trans_t ne2k_pio_rx[] = {
 101         // Get current page into R7
 102         PIO_MOV_RI1(R0, 0),
 103         {UDI_PIO_LOAD|UDI_PIO_MEM|UDI_PIO_R0, UDI_PIO_1BYTE, UDI_PIO_R7},
 104         // Read header into regs, then data into buffer
 105         // - CMD = 0x22
 106         PIO_MOV_RI1(R0, 0x22),  PIO_OUT_RI1(R0, NE2K_REG_CMD),
 107         // - Clear RDMA flag
 108         PIO_MOV_RI1(R0, 0x40),  PIO_OUT_RI1(R0, NE2K_REG_ISR),
 109         // - Set up transaction for 1 page from CurRX
 110         PIO_MOV_RI1(R0, 1),
 111         PIO_MOV_RI1(R1, 0),
 112         PIO_OUT_RI1(R7, NE2K_REG_RSAR0),        // Current RX page
 113         PIO_OUT_RI1(R1, NE2K_REG_RSAR1),
 114         PIO_OUT_RI1(R0, NE2K_REG_RBCR0),
 115         PIO_OUT_RI1(R1, NE2K_REG_RBCR1),
 116         // - Start read
 117         PIO_MOV_RI1(R0, 0x0A),  PIO_OUT_RI1(R0, NE2K_REG_CMD),
 118         {UDI_PIO_DELAY, 0, 0},
 119         //  > Header to registers
 120         {UDI_PIO_IN|UDI_PIO_DIRECT|UDI_PIO_R6, UDI_PIO_2BYTE, NE2K_REG_MEM},    // Status,NextPacketPage
 121         {UDI_PIO_IN|UDI_PIO_DIRECT|UDI_PIO_R5, UDI_PIO_2BYTE, NE2K_REG_MEM},    // Length (bytes)
 122         //  > Data to buffer (126 words)
 123         PIO_MOV_RI1(R4, 0),     // - Buffer offset (incremented by 1 each iteration)
 124         PIO_MOV_RI1(R1, NE2K_REG_MEM),  // - Reg offset (no increment)
 125         PIO_MOV_RI1(R2, 256/2-2),       // - Six iterations
 126         {UDI_PIO_REP_IN_IND, UDI_PIO_2BYTE,
 127                 UDI_PIO_REP_ARGS(UDI_PIO_BUF, UDI_PIO_R4, 2, UDI_PIO_R1, 0, UDI_PIO_R2)},
 128         // - Subtract 256-4 from length, if <=0 we've grabbed the entire packet
 129         {UDI_PIO_SUB|UDI_PIO_R5, UDI_PIO_2BYTE, 256-4},
 130         {UDI_PIO_LABEL, 0, 2},
 131         {UDI_PIO_CSKIP|UDI_PIO_R5, UDI_PIO_2BYTE, UDI_PIO_NZ},
 132         {UDI_PIO_BRANCH, 0, 1}, // 1: End if ==0
 133         {UDI_PIO_CSKIP|UDI_PIO_R5, UDI_PIO_2BYTE, UDI_PIO_NNEG},
 134         {UDI_PIO_BRANCH, 0, 1}, // 1: End if <0
 135         // - Read pages until all of packet RXd
 136         {UDI_PIO_ADD|UDI_PIO_DIRECT|UDI_PIO_R7, UDI_PIO_1BYTE, 1},
 137         {UDI_PIO_STORE|UDI_PIO_DIRECT|UDI_PIO_R0, UDI_PIO_1BYTE, UDI_PIO_R7},
 138         {UDI_PIO_SUB|UDI_PIO_R0, UDI_PIO_1BYTE, NE2K_RX_LAST_PG+1},
 139         {UDI_PIO_CSKIP|UDI_PIO_R0, UDI_PIO_1BYTE, UDI_PIO_NZ},  // if R7-RX_LAST == 0
 140         {UDI_PIO_LOAD_IMM|UDI_PIO_R7, UDI_PIO_2BYTE, NE2K_RX_FIRST_PG}, // R7 = RX_FIRST
 141         //  > Transaction start
 142         PIO_MOV_RI1(R0, 1),
 143         PIO_MOV_RI1(R1, 0),
 144         PIO_OUT_RI1(R7, NE2K_REG_RSAR0),        // Current RX page
 145         PIO_OUT_RI1(R1, NE2K_REG_RSAR1),
 146         PIO_OUT_RI1(R0, NE2K_REG_RBCR0),
 147         PIO_OUT_RI1(R1, NE2K_REG_RBCR1),
 148         PIO_MOV_RI1(R0, 0x0A),  PIO_OUT_RI1(R0, NE2K_REG_CMD),
 149         {UDI_PIO_DELAY, 0, 0},
 150         //  > Data to buffer (128 words)
 151         // buffer offset maintained in R4
 152         PIO_MOV_RI1(R1, NE2K_REG_MEM),  // - Reg offset (no increment)
 153         PIO_MOV_RI1(R2, 256/2), // - Six iterations
 154         {UDI_PIO_REP_IN_IND, UDI_PIO_2BYTE,
 155                 UDI_PIO_REP_ARGS(UDI_PIO_BUF, UDI_PIO_R4, 2, UDI_PIO_R1, 0, UDI_PIO_R2)},
 156         // - Jump to length check
 157         {UDI_PIO_SUB|UDI_PIO_R5, UDI_PIO_2BYTE, 256},
 158         {UDI_PIO_BRANCH, 0, 2}, // 2: Check against length
 159
 160         // Cleanup
 161         {UDI_PIO_LABEL, 0, 1},
 162         // - Update next RX page, return status
 163         {UDI_PIO_OUT|UDI_PIO_DIRECT|UDI_PIO_R7, UDI_PIO_1BYTE, NE2K_REG_BNRY},
 164         {UDI_PIO_STORE|UDI_PIO_DIRECT|UDI_PIO_R7, UDI_PIO_2BYTE, UDI_PIO_R6},   // Status,Next
 165         {UDI_PIO_SHIFT_RIGHT|UDI_PIO_DIRECT|UDI_PIO_R7, UDI_PIO_2BYTE, 8},      // Next
 166         PIO_MOV_RI1(R0, 0),
 167         {UDI_PIO_STORE|UDI_PIO_MEM|UDI_PIO_R0, UDI_PIO_1BYTE, UDI_PIO_R7},      // Store to mem[0]
 168
 169         {UDI_PIO_END, UDI_PIO_1BYTE, UDI_PIO_R6}        // Status
 170 };
 171 //
 172 //
 173 //
 174 udi_pio_trans_t ne2k_pio_irqack[] = {
 175         // 0: Enable interrupts
 176         // IMR = 0x3F []
 177         PIO_MOV_RI1(R0, 0x3F),
 178         PIO_OUT_RI1(R0, NE2K_REG_IMR),
 179         // ISR = 0xFF [ACK all]
 180         PIO_MOV_RI1(R0, 0xFF),
 181         PIO_OUT_RI1(R0, NE2K_REG_ISR),
 182         {UDI_PIO_END_IMM, UDI_PIO_2BYTE, 0},
 183         // 1: Normal
 184         {UDI_PIO_LABEL, 0, 1},
 185         PIO_IN_RI1(R0, NE2K_REG_ISR),
 186         PIO_OUT_RI1(R0, NE2K_REG_ISR),
 187         {UDI_PIO_CSKIP|UDI_PIO_R0, UDI_PIO_1BYTE, UDI_PIO_Z},   // if R0!=0
 188         {UDI_PIO_END, UDI_PIO_2BYTE, UDI_PIO_R0},
 189         // - No IRQ, quiet quit
 190         PIO_MOV_RI1(R0, UDI_INTR_NO_EVENT),
 191         PIO_MOV_RI1(R1, 0),     // scratch offset
 192         {UDI_PIO_STORE|UDI_PIO_SCRATCH|UDI_PIO_R1, UDI_PIO_1BYTE, UDI_PIO_R0},
 193         {UDI_PIO_END_IMM, UDI_PIO_2BYTE, 0},
 194         // 2: Overrun
 195         {UDI_PIO_LABEL, 0, 2},
 196         // 3: Overrun irqs
 197         {UDI_PIO_LABEL, 0, 3},
 198         {UDI_PIO_END_IMM, UDI_PIO_2BYTE, 0},
 199 };
 200 //
 201 //
 202 //
 203 udi_pio_trans_t ne2k_pio_tx[] = {
 204         // Switch to page 0
 205         // CMD = 0x40|0x21 [Page1, NoDMA, Stop]
 206         PIO_MOV_RI1(R0, 0x40|0x21),
 207         PIO_OUT_RI1(R0, NE2K_REG_CMD),
 208         // Clear RDMA
 209         PIO_MOV_RI1(R0, 0x40),
 210         PIO_OUT_RI1(R0, NE2K_REG_ISR),
 211         // Send size (TBCR, RBCR)
 212         PIO_MOV_RI1(R1, 0x00),
 213         {UDI_PIO_LOAD|UDI_PIO_MEM|UDI_PIO_R0, UDI_PIO_2BYTE, UDI_PIO_R1},
 214         PIO_OUT_RI1(R0, NE2K_REG_TBCR0),
 215         PIO_OUT_RI1(R0, NE2K_REG_RBCR0),
 216         {UDI_PIO_SHIFT_RIGHT|UDI_PIO_R0, UDI_PIO_2BYTE, 8},
 217         PIO_OUT_RI1(R0, NE2K_REG_TBCR1),
 218         PIO_OUT_RI1(R0, NE2K_REG_RBCR1),
 219         // Set up transfer
 220         PIO_MOV_RI1(R0, 0x00),
 221         PIO_OUT_RI1(R0, NE2K_REG_RSAR0),
 222         PIO_MOV_RI1(R0, NE2K_TX_FIRST_PG),      // single TX memory range
 223         PIO_OUT_RI1(R0, NE2K_REG_RSAR1),
 224         // Start
 225         PIO_MOV_RI1(R0, 0x12),
 226         PIO_OUT_RI1(R0, NE2K_REG_CMD),
 227         // Send data
 228         PIO_MOV_RI1(R0, 0),     // - Buffer offset (increment by 2)
 229         PIO_MOV_RI1(R1, NE2K_REG_MEM),  // - Reg offset (no increment)
 230         PIO_MOV_RI1(R2, 256/2), // - 128 iterations
 231         {UDI_PIO_REP_OUT_IND, UDI_PIO_2BYTE,
 232                 UDI_PIO_REP_ARGS(UDI_PIO_BUF, UDI_PIO_R0, 2, UDI_PIO_R1, 0, UDI_PIO_R2)},
 233         // Wait for completion (TODO: IRQ quit and wait for IRQ)
 234         // Request send
 235         PIO_MOV_RI1(R0, NE2K_TX_FIRST_PG),
 236         PIO_OUT_RI1(R0, NE2K_REG_TPSR),
 237         PIO_MOV_RI1(R0, 0x10|0x04|0x02),
 238         PIO_OUT_RI1(R0, NE2K_REG_CMD),
 239         {UDI_PIO_END_IMM, UDI_PIO_2BYTE, 0},
 240 };
 241
 242 struct {
 243         udi_pio_trans_t *trans_list;
 244         udi_ubit16_t    list_length;
 245         udi_ubit16_t    pio_attributes;
 246 } ne2k_pio_ops[] = {
 247         [NE2K_PIO_RESET]  = {ne2k_pio_reset, ARRAY_SIZEOF(ne2k_pio_reset), 0},
 248         [NE2K_PIO_ENABLE] = {ne2k_pio_enable, ARRAY_SIZEOF(ne2k_pio_enable), 0},
 249         [NE2K_PIO_RX]     = {ne2k_pio_rx, ARRAY_SIZEOF(ne2k_pio_rx), 0},
 250         [NE2K_PIO_IRQACK] = {ne2k_pio_irqack, ARRAY_SIZEOF(ne2k_pio_irqack), 0},
 251         [NE2K_PIO_TX]     = {ne2k_pio_tx, ARRAY_SIZEOF(ne2k_pio_tx), 0},
 252 };
 253 const int NE2K_NUM_PIO_OPS = ARRAY_SIZEOF(ne2k_pio_ops);